La tecnología CFET (Complementary Field-Effect Transistor) apila en vertical transistores nMOS y pMOS para aumentar la densidad lógica y alcanzar la escala subnanométrica. Todavía en estado preindustrial, IBM, imec y TSMC han demostrado prototipos funcionales. Un buen ejemplo es NanoStack de IBM, que se promociona como una tecnología de 0.7 nm (7 Å). No nos debe engañar este número, pues nada en esta tecnología tiene dicho tamaño. La tecnología 0.7 nm tiene como objetivo duplicar la densidad de integración respecto a la tecnología de 2 nm. Pero ni los 0.7 nm, ni los 2 nm corresponden a ninguna longitud física relevante en estos dispositivos. Las imágenes TEM destacan el apilado de 15 átomos de silicio, cada uno con unos 0.2 nm (2 Å), mostrando un grosor efectivo de unos 4.5 nm. Los nombres comerciales de las  tecnologías no nos deben engañar. Solo son puro marketing.

En el NanoStack de IBM las nanoláminas (nanosheets) de nMOS y pMOS se unen mediante wafer bonding (unión de obleas, alternativa al apilado epitaxial) en una disposición escalonada tridimensional. En la figura se muestran tres paneles (imágenes TEM, con microscopia electrónica de transmisión). El panel de la izquierda muestra el apilado de un dispositivo pMOS (PFET) encima de un dispositivo nMOS (NFET); no son dos imágenes separadas, sino una única imagen de una sección transversal del dispositivo. En una imagen TEM el color gris representa cúanto se transmiten (o dispersan) los electrones de los diferentes materiales; alrededor de las nanoláminas hay varias capas (dieléctrico de puerta, metales de puerta y materiales aislantes de relleno) que aparecen de color negro (que no se debe confundir con espacio vacío). La franja clara horizontal central corresponde a la región de aislamiento entre ambos apilados de transistores y a la capa de óxido usada para el wafer bonding. La delgada capa dieléctrica reduce las capacitancias parásitas entre ambos apilados.

En el panel central se muestra un zoom del dispositivo pMOS (PFET), donde cada nanolámina horizontal de silicio forma un único transistor GAA (gate-all-around) y las tres nanoláminas actúan como canales en paralelo para aumentar la corriente. Cada nanolámina está rodeada de una capa ultrafina aislante (óxido interfacial). Entre las nanoláminas se encuentra el electrodo metálico de puerta (aunque la imagen TEM no permite identificar de qué metal se trata). El panel derecho muestra la red cristalina, con los átomos de silicio. El dispositivo SRAM (static RAM) mostrado por IBM usa los 6 transistores apilados para almacenar cada bit. IBM promete alcanzar cien mil millnoes de transistores por centímetro cuadrado, pero dicha cifra es una extrapolación optimista. Entre la competencia destaca imec que también atesora dispositivos 0.7 nm y está trabajando en dispositivos 0.5 nm. Les siguen a la saga TSMC y Samsung. Pero, repito, estos números subnanométricos son puro marketing. Todos estos dispositivos tienen tamaños de decenas de nanómetros (como ilustra el panel izquierdo de la figura de IBM).

Estas tecnologías de nanoláminas CFET, mal llamadas subnanométricas, prometen llegar al mercado entre 2030 y 2032. No sabemos qué papel jugará la tecnología Nanostack de IBM, que aún necesita mucha investigación para que su fabricación masiva sea una realidad. Quizás haya que esperar a mitad de la década de los 2030 para que esta tecnología logre un nicho de mercado. Pero la competencia entre las grandes compañías es dura y predecir el futuro es casi imposible. Me ha llamado la atención esta tecnología por su impacto en redes sociales, a raíz de las piezas promocionales «Introducing the first sub-1 nanometer node chip — the smallest, most powerful chip technology in the world,» IBM, 25 Jun 2026; «What is a nanostack? Building a chip like a city,» IBM, 25 Jun 2026; y los artículos de IBM en el 2025 Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), publicado como S. Reboh, C. Zhang, …, M. Khare, «NanoStack Transistor Architecture for CMOS 7A Node and Beyond,» IEEE Xplore, 18 Jul 2026, doi: https://doi.org/10.23919/VLSITechnologyandCir65189.2025.11074866, y en el 2026 IEEE/JSAP Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), publicado como Chen Zhang, Carl Radens, …, Huiming Bu, «Area and Performance of Staggered-Channel Nanostack SRAM Bitcells,» IEEE Xplore, 03 Jul 2026, doi: https://doi.org/10.1109/VLSITechnologyandCir65830.2026.11577402.